3 位二进制加法器

学习目标

• 将两个 3 位无符号操作数相加，并解读 4 位结果。
• 区分第 0 位的半加器门网络与第 1、2 位的全加器网络。
• 追踪进位从 C_out,0 至 C_out,2 的传播过程。
• 将五个异或门、五个与门和两个或门对应到各级方程。
• 说明最终进位为何占据结果位 S3。

工作原理

该 3 位二进制加法器接收 A2A1A0 和 B2B1B0，两个操作数的无符号取值范围均为 0 至 7，并以 S3S2S1S0 驱动一个 4 位数字显示器。另有两个数字显示器分别反映输入操作数。

实际电路由门电路构成，而非三个封装式 FULL_ADDER 元件。由于 C_in,0 为 0，第 0 位使用一个异或门和一个与门构成半加器。第 1 位和第 2 位各使用两个异或门、两个与门和一个或门实现全加器功能。因此，完整的非文本逻辑共包含五个异或门、五个与门和两个或门。

对于每一级 i：

• Si = Ai ⊕ Bi ⊕ C_in,i
• C_out,i = AiBi + C_in,i(Ai ⊕ Bi)

C_out,0 送入第 1 位，C_out,1 送入第 2 位，C_out,2 则驱动结果显示器上的 S3。这条串行进位通路使该电路构成行波进位加法器。最大输入情况为 111 + 111 = 1110，即 7 + 7 = 14。

真值表

从 64 种可能的操作数组合中选取五个代表性行。输入按六个物理开关 A2、A1、A0、B2、B1 和 B0 的顺序列出。

布尔表达式

逐步尝试

在上方嵌入式电路中设置输入，然后阅读预期结果并验证。

1. 1
   A0 = 1A1 = 0A2 = 0B0 = 1B1 = 0B2 = 0

   预期: S3 S2 S1 S0 = 0010（十进制 2）

   观察结果: 001 + 001 得到 0010。第 0 位与门产生使 S1 置 1 的进位。
2. 2
   A0 = 0A1 = 0A2 = 1B0 = 0B1 = 0B2 = 1

   预期: S3 S2 S1 S0 = 1000（十进制 8）

   观察结果: 100 + 100 得到 1000。操作数的最高有效位直接产生最终进位。
3. 3
   A0 = 1A1 = 1A2 = 1B0 = 1B1 = 0B2 = 0

   预期: S3 S2 S1 S0 = 1000（十进制 8）

   观察结果: 111 + 001 得到 1000。进位从第 0 位依次经过两个更高位级传播至 S3。
4. 4
   A0 = 1A1 = 1A2 = 1B0 = 1B1 = 1B2 = 1

   预期: S3 S2 S1 S0 = 1110（十进制 14）

   观察结果: 111 + 111 得到 1110，这是两个 3 位无符号操作数相加的最大结果。

所用元件

实际应用

紧凑型算术单元。 小型控制器和教学处理器使用相同的分级求和与进位方程实现整数加法。

地址与索引生成。 在将设计扩展至更宽的地址字之前，可使用窄位加法器执行递增或短偏移量加法。

算术验证。 门级实现使进位的生成与传播可被直接观察，便于分析测试向量。

可扩展行波进位结构。 当适合采用简洁、规则的实现时，可增加全加器级，将该拓扑扩展至更大字宽。