Digital Logic Lab（数字逻辑实验室） 参考
查看所有已收录文档的元件及其在模拟器中的呈现方式。
10 个系列，共 61 个元件。可按名称、符号或想搭建的电路搜索。
搜索结果
61 个元件
输入 / 输出
7 个元件
输入开关在 本地数字逻辑实验舱 中，将输入开关用作手动单比特信号源。每次点击都会让其主动驱动的输出在 LOW（低电平）（0）与 HIGH（高电平）（1）之间切换，用于受控电路实验。
时钟使用本地实验舱时钟作为时序电路的周期性数字信号源。它产生占空比为 50% 的 LOW/HIGH 波形，仿真频率可配置为 0.1–20 Hz。
常量在 本地数字逻辑实验舱 中，将常量元件用作固定且主动驱动 HIGH（1）的信号源。它是逻辑源，而不是电源轨或上拉电阻模型。
常量零在 本地数字逻辑实验舱 中，将常量零用作固定且主动驱动 LOW（0）的信号源。它代表逻辑值，而非电气接地或下拉电阻模型。
输出指示灯使用单输入输出指示灯查看数字节点。可视指示器在 HIGH 时亮、LOW 时灭，不对仿真电路施加负载或驱动信号。
数字显示器使用四输入数字显示器显示一个十六进制字符 0–F。该元件将 A0–A3 解释为无符号半字节，A0 为最低有效位。
七段显示器通过高电平有效的 a–g、DP 输入驱动七段显示器。每个输入控制一个可视段，因此可显示数字或自定义图案。逻辑门
10 个元件
与门（AND）双输入与门实现布尔逻辑与：仅当两个采样输入都为 HIGH 时，输出才为 HIGH。可用于组合需要同时成立的逻辑条件。
或门（OR）双输入或门实现包含性的布尔逻辑或：一个或两个采样输入为 HIGH 时输出 HIGH，仅当两者都为 LOW 时输出 LOW。
非门（NOT）单输入非门实现布尔取反：采样输入为 LOW 时驱动 HIGH，为 HIGH 时驱动 LOW。
缓冲器数字逻辑实验舱的单输入缓冲器将采样逻辑值复现为主动驱动的输出。其功能模型不计算电气驱动能力、电流、负载或边沿速率。
与非门（NAND）双输入与非门实现 AND 的取反。NAND 具有功能完备性，因此任何布尔函数都能仅用 NAND 门表示。
或非门（NOR）双输入或非门实现 OR 的取反。NOR 具有功能完备性，还可通过交叉耦合反馈构成高电平有效的 SR 锁存器。
异或门（XOR）双输入异或门在采样输入不同时输出 HIGH。它是半加器的和函数，也是奇偶校验与受控反相的构件。
同或门（XNOR）双输入同或门是 XOR 的取反，在采样输入相等时输出 HIGH。将逐位 XNOR 结果进行 AND，可判断两个字是否相等。
三态缓冲器使用本地实验舱高电平有效的三态缓冲器，在使能时驱动 LOW 或 HIGH，在禁用时将输出释放为高阻态（Z）。
8 位三态缓冲器使用高电平有效的 8 位三态缓冲器，将 D0–D7 成组传送到 Y0–Y7。禁用 EN（使能） 会将全部八个输出释放为 Z，以便共享总线。多路选择器 / 多路分配器
6 个元件
2 选 1 多路选择器使用组合 2 选 1 多路选择器，将 I0 或 I1 传送到 Y。S=0 选择 I0；S=1 选择 I1。
4 选 1 多路选择器使用组合 4 选 1 多路选择器，将 I0–I3 中的一路传送到单个输出。S1S0 依次选择输入 00 至 11。
8 选 1 多路选择器使用组合 8 选 1 多路选择器，将 I0–I7 中的一路传送到输出。三个选择输入编码所选输入的索引。
1 路至 2 路多路分配器使用组合 1 分 2 解复用器，在 S=0 时将输入 D 传送到 Y0，在 S=1 时传送到 Y1，同时将未选输出驱动为 LOW。
1 路至 4 路多路分配器使用 1 分 4 解复用器，将 D 传送到 Y0–Y3 中的一路。两个选择输入确定目标；所有未选输出保持 LOW。
1 路至 8 路多路分配器使用 1 分 8 解复用器，将 D 传送到 Y0–Y7 中的一路。三个选择输入确定目标，所有未选输出保持 LOW。编码器 / 译码器
5 个元件
4 线至 2 线优先编码器使用 数字逻辑实验舱的 4 线至 2 线优先编码器，将编号最大的有效输入编码为两位值。输入 3 的优先级最高。
8 线至 3 线优先编码器使用 数字逻辑实验舱的 8 线至 3 线优先编码器，将编号最大的有效输入编码为三位值。输入 7 的优先级最高。
2 线至 4 线译码器使用组合 2 线至 4 线译码器，将两位无符号输入转换为四个高电平有效的独热输出。
3 线至 8 线译码器使用组合 3 线至 8 线译码器，将三位无符号输入转换为八个高电平有效的独热输出，用于选择逻辑。
BCD（二进制编码的十进制） 至 7 段译码器使用 数字逻辑实验舱的组合 BCD 至 7 段译码器，将 A0–A3 映射为高电平有效的 a–g 段输出。十进制输入 0–9 显示数字；输入 10–15 时消隐。算术运算
8 个元件
半加器使用组合半加器相加一位输入 A、B。和为 A XOR B，进位为 A AND B；没有进位输入。
全加器使用组合全加器相加 A、B、Cin，产生一位和与 Cout。将 Cout 级联到下一级 Cin，可构成更宽的加法器。
4 位加法器使用 数字逻辑实验舱的组合 4 位加法器计算 A[3:0] + B[3:0] + Cin。它作为一个功能元件，输出和的低四位及无符号进位 Cout。
8 位加法器使用 数字逻辑实验舱的组合 8 位加法器计算 A[7:0] + B[7:0] + Cin。它作为一个功能元件，输出和的低八位及无符号进位 Cout。
4 位数值比较器使用组合 4 位数值比较器，将 A[3:0] 与 B[3:0] 作为无符号值比较。输入已定义时，A>B、A=B、A<B 中恰好一个为 HIGH。
8 位数值比较器使用组合 8 位数值比较器，将两个字节作为无符号值比较。它驱动互斥的 A>B、A=B、A<B 输出。
4 位 ALU使用 数字逻辑实验舱的组合 4 位 ALU 执行 ADD、SUB、AND、OR、XOR、NOT A（非 A）、SHL A 及逻辑 SHR A。它驱动 R0–R3，以及 Zero、Carry（进位）、Negative、Overflow。
8 位 ALU使用 数字逻辑实验舱的组合 8 位 ALU 执行 ADD、SUB、AND、OR、XOR、NOT A、SHL A 及逻辑 SHR A，具有高电平有效的 OE（输出使能） 和四个状态输出。存储器
9 个元件
SR 锁存器使用本地实验舱高电平有效的 SR 锁存器存储一位。S=1,R=0 置位 Q；S=0,R=1 复位 Q；S=R=0 保持；S=R=1 产生主动驱动的未知输出。
D 锁存器使用本地实验舱高电平有效的 D 锁存器作为电平敏感的一位存储器。EN=1 时，Q 和 Q 反相输出跟随 D；EN=0 时保持最后捕获的状态；没有时钟或复位输入。
D 触发器使用 数字逻辑实验舱的正沿 D 触发器捕获 D 并驱动 Q/Q 反相输出。高电平有效的异步 PRE（预置）、CLR（清零） 优先于时钟，两者均为 HIGH 时 CLR 优先。
JK 触发器使用本地实验舱正沿 JK 触发器实现保持、置位、复位和翻转。它提供高电平有效的异步 PRE、CLR，且 CLR 优先。
T 触发器使用本地实验舱正沿 T 触发器，在 T=0 时保持，在 T=1 时翻转。其高电平有效的异步 CLR 强制 Q 为 LOW、Q 反相输出为 HIGH。
寄存器（4 位）使用 数字逻辑实验舱的 4 位寄存器，在 LD（装载）=1 时于 CLK（时钟） 上升沿捕获 D0–D3。高电平有效的 CLR 异步清除；Q0–Q3 始终被驱动。
寄存器（8 位）使用 数字逻辑实验舱的 8 位寄存器，在 LD=1 时于 CLK 上升沿捕获 D0–D7。CLR 异步且高电平有效；OE 控制三态 Q0–Q7。
移位寄存器（4 位）使用 数字逻辑实验舱的 4 位移位寄存器，在上升沿并行加载或双向串行移位。S/L=1 加载 D0–D3；S/L=0 按 DIR（方向） 移位。
8 位移位寄存器使用 数字逻辑实验舱的 8 位移位寄存器，在上升沿并行加载或双向串行移位。S/L=1 加载 D0–D7；S/L=0 按 DIR 移位。计数器
3 个元件
高级
9 个元件
指令寄存器数字逻辑实验舱的 8 位指令寄存器在 LD=1 时于 CLK 上升沿采样并保存 I0–I7。低半字节始终驱动操作码输出；A_OE 控制高半字节的地址输出是否启用。
控制单元本地实验舱 固定 8 位 CPU（中央处理器） 控制单元用于译码低半字节中的操作码，并在 FETCH、DECODE、EXECUTE 和 STORE 状态下发出数据通路控制信号。
汇编程序加载器使用汇编程序加载器汇编其支持的单字节指令语法，并通过明确的地址、数据和控制引脚，将生成的字节传输到 RAM（随机存取存储器）。
标志寄存器本地实验舱 标志寄存器在 LD=1 时于 CLK 上升沿采样并保存 Z、C、N、V 输入。高电平有效的 CLR 会异步清零全部四个已存储的输出。
累加器数字逻辑实验舱的 8 位累加器可用作时钟同步的字节寄存器，具有高电平有效的 LD、异步 CLR，以及由高电平有效的 OE 控制的三态输出。
RAM（随机存取存储器）本地实验舱 固定容量的 256 × 8 RAM 支持上升沿同步写入、异步读取，以及 Q0–Q7 三态输出。CS、WE 和 OE 均为高电平有效。
ROM（只读存储器）本地实验舱 固定容量的 256 × 8 ROM（只读存储器） 可作为异步、三态的程序存储器或查找表存储器使用。CS 和 OE 为低电平有效，电路没有运行时写入接口。
存储器地址寄存器（MAR）数字逻辑实验舱的 8 位存储器地址寄存器在 LD=1 时于 CLK 上升沿采样并保存 D0–D7，并持续在 A0–A7 上驱动已存储的值。
8位数据总线数字逻辑实验舱的 8 位数据总线模块将已完成多驱动解析的八路总线输入 D0–D7 映射至 Q0–Q7，逐位保留 LOW、HIGH、未知 X 和释放态 Z。
