SR 锁存器

概述

本地实验舱 SR 锁存器是固定为高电平有效、电平敏感的存储元件。S 将存储位置位，R 将其复位，并提供互补的 Q 和 Q̅ 输出。

功能说明

逻辑行为

在非法组合 S = R = 1 下，只要两个输入都保持为确定的 HIGH（高电平），两个输出就被驱动为 X，但存储位不会被覆盖。因此，将两个输入都恢复为 LOW（低电平） 后，会重新显示最后一次有效存储的状态。本地实验舱 不模拟实体交叉耦合锁存器退出非法状态时可能出现的模拟竞争现象。

输入与输出

输入位于左侧：

1. S：高电平有效的置位
2. R：高电平有效的复位

输出位于右侧：

1. Q：存储位
2. Q̅：有效工作状态下存储位的反相值

该元件没有使能、时钟或低电平有效模式。

仿真器行为

• 默认传播延迟为 2 ns。
• 新建锁存器的初始状态为 Q = 0 和 Q̅ = 1。
• 未连接或处于 Z 的输入按 LOW 采样。
• 任一输入为主动驱动的 X 时，不会写入锁存器；输出继续显示原存储状态。
• 输出为主动驱动。对于确定的非法输入组合，输出采用主动驱动的 X，绝不使用 Z。

状态变化是电平敏感的，无需时钟，但仍要经过元件的仿真传播延迟才会体现，并非在零仿真时间内立即出现。

概念性逻辑门实现

高电平有效的 SR 锁存器可用交叉耦合的 NOR 门表示：

Q  = ¬(R + Q̅)
Q̅ = ¬(S + Q)

该方程展示了用于存储的反馈关系。本地实验舱 将锁存器作为有状态元件进行求值，而不仿真内部逻辑门、模拟亚稳态、负载或最小脉冲宽度。

教学价值

• 观察反馈如何存储一位信息。
• 区分置位、复位、保持与非法输入组合。
• 比较电平敏感的存储与边沿触发的触发器。

使用示例

• 保持报警位或状态位，直至复位。
• 演示简单的异步状态存储。
• 使用外部输入逻辑构建门控锁存器。

相关元件

• D 锁存器：使用数据与使能输入，不存在由确定二进制值构成的非法输入组合。
• D、JK 和 T 触发器：在时钟上升沿更新存储状态。
• 寄存器：在时钟控制下存储多个比特。

运行时参考

端子	方向
S	输入
R	输入
Q	输出
Qbar	输出

新放置元件的输出初始状态按上方输出端子顺序排列为：01。四态符号为 0、1、X（主动驱动的未知态）和 Z（高阻态）。默认传播延迟：2 ns（仿真时间）。