8位数据总线

数字逻辑实验舱的 8 位数据总线模块将已完成多驱动解析的八路总线输入 D0–D7 映射至 Q0–Q7，逐位保留 LOW（低电平）、HIGH（高电平）、未知 X 和释放态 Z。

概述

8位数据总线逐位解析共享逻辑线路的状态，并在Q0–Q7上输出解析后的值。

引脚	作用
D0–D7	支持总线的输入；每一位可接收多个驱动源。
Q0–Q7	解析后的总线输出。

新放置元件的输出初始状态按上方输出端子顺序排列为：ZZZZZZZZ。四态符号为 0、1、X（主动驱动的未知态）和 Z（高阻态）。默认传播延迟：0 ns（仿真时间）。

什么是数据总线？

该模块是共享数据通路上的八路线逻辑直通模块。它不仲裁访问、不存储数据，也不模拟电压、电流、阻抗幅值、电容或物理总线时序。

为什么总线上要使用三态缓冲器？

每一路总线输入都可以由多个三态源共享。有效驱动器输出相同值时，解析结果就是该值；LOW 与 HIGH 驱动冲突时，受影响位解析为仍被驱动的未知 X；没有有效驱动器时则保持 Z。